O jogo de longo prazo da SK hynix: HBM5/HBM5E, GDDR7-next, DDR6 e 4D NAND com 400+ camadas entre 2029 e 2031

Na SK AI Summit 2025, a SK hynix não mostrou apenas uma lâmina bonita: apresentou um plano coerente para a década da computação acelerada por IA. A empresa dividiu a rota em dois atos. No primeiro, de 2026 a 2028, a missão é aliviar gargalos práticos com HBM4/HBM4E, LPDDR6, CXL amadurecido e SSDs de classe empresarial gigantes. No segundo, de 2029 a 2031, surgem as mudanças estruturais: HBM5 e HBM5E, variantes customizadas de HBM, um passo chamado GDDR7-next, a chegada do DDR6 ao mainstream, conceitos de DRAM 3D e 4D NAND com mais de 400 camadas. Para fechar o conjunto, a empresa propõe o HBF (High-Bandwidth Flash), um novo degrau não volátil pensado para alimentar inferência de IA sem explodir o consumo.

2026–2028: destravar o presente com HBM4/HBM4E e DRAM afinada para IA

No curto prazo, a SK hynix planeja HBM4 16-Hi e HBM4E 8/12/16-Hi e, sobretudo, um HBM customizado. A virada está na redistribuição de lógica: o controlador de HBM e parte do IP de protocolo passam a morar no base die do próprio empilhamento HBM. Ganhos práticos: mais área livre em GPU/ASIC para núcleos e cache, caminhos elétricos mais curtos e queda de potência na interface. Para casar empilhamento de memória e empacotamento avançado, a SK hynix atua em conjunto com a TSMC, algo natural quando o pacote inteiro vira um sistema.

O DRAM convencional também evolui. Chegam LPDDR6 para mobile e edge, e uma família focada em IA que a fabricante agrupa como AI-D. Entram aí módulos como LPDDR5X SOCAMM2, MRDIMM Gen2 para servidores que pedem densidade com largura de banda, LPDDR5R para orçamentos energéticos apertados e uma segunda geração de CXL ao lado de experimentos de PIM com LPDDR6-PIM. O fio condutor é simples: mais GB/s por watt, latência menor até o acelerador e pooling de memória mais flexível entre CPU, GPU e ASIC.

Do lado do flash, a maré sobe em duas frentes: a linha padrão e a AI-N, uma NAND ajustada para cargas de IA. No roteiro aparecem eSSDs PCIe Gen5 com capacidades QLC de classe 245 TB por dispositivo, seguidos por PCIe Gen6 para eSSD/cSSD e UFS 5.0 no cliente. Em AI-N, o foco é manter QoS previsível mesmo com filas profundas e aplicar controladores mais inteligentes para que pipelines de inferência não patinem por I/O.

2029–2031: HBM5/HBM5E, GDDR7-next, DDR6, DRAM 3D e 4D NAND de 400+ camadas

No horizonte distante, a SK hynix mira HBM5 e HBM5E, novamente com versões custom que se valem do base die para integrar funções antes residentes no processador. Em gráficos discretos, surge a etiqueta GDDR7-next. O recado é claro: a primeira leva de GDDR7 – hoje vista a 30–32 Gbps por pino, com teto de especificação em torno de 48 Gbps – ainda tem espaço antes de qualquer salto de nomenclatura. Para memória de sistema, o DDR6 entra em cena nesse intervalo de 2029–2031, um compasso que combina com os ciclos de plataforma de PCs e servidores.

Em paralelo, amadurecem ideias de DRAM 3D, com empilhamentos mais altos e acoplamento mais íntimo entre lógica e matrizes de memória, indo além do que os TSVs entregam hoje. E no universo NAND, a proposta é 4D NAND com 400+ camadas. O termo 4D, no vocabulário da SK hynix, indica a arquitetura cell-over-peripheral, que aumenta densidade de bits sem inflar proporcionalmente a área do die. Camadas crescem, mas o que decide vencedor é custo por bit, resistência a escritas, retenção e eficiência de I/O – métricas pouco glamorosas, porém determinantes para o retorno de arrays de petabytes.

HBF: flash com comportamento um pouco mais parecido com memória

O ingrediente mais curioso é o High-Bandwidth Flash. Pense nele como um patamar entre DRAM e SSD: não volátil como NAND, porém conectado e orquestrado para entregar muito mais vazão efetiva e QoS mais apertado do que um drive convencional. Em inferência de IA – especialmente em PCs e nós de borda onde os modelos já extrapolam o orçamento de DRAM – o HBF pode manter o fluxo de tokens sem a febre de paginação. Se o HBM é a turbina, o HBF quer ser a admissão ampla e eficiente que evita que o motor passe fome de dados.

Uma estratégia full-stack de memória para IA

No discurso da fabricante, trata-se de um portfólio full-stack de memória para IA. Três pilares sustentam esse desenho:

• HBM customizado: migrar certas funções de GPU/ASIC para o base die do HBM, reduzindo potência de interface e liberando área de compute; o resultado é co-projeto mais profundo, latência mais determinística e melhor uso do envelope térmico.
• AI-D (DRAM para IA): segmentada em O (Optimization) para baixar TCO e consumo, B (Breakthrough) para capacidade altíssima que empurra a parede da memória, e E (Expansion) para levar DRAM a novas aplicações como robótica, mobilidade e automação industrial.
• AI-N e HBF: controladores mais espertos, QoS estável e um degrau quase-memória que mantém aceleradores alimentados mesmo quando o working set estoura a DRAM.

Impactos para PCs, workstations e data centers

Em data centers, a leitura é direta: mais pilhas de HBM por pacote, mais capacidade por módulo e melhor GB/s por watt. Para criadores e jogadores, o sinal é misto, porém lógico. O selo GDDR7-next indica que a cadeia de gráficos ainda vai extrair bastante da eletrônica atual antes de girar o volante para algo radicalmente novo; não espere um sucessor além de GDDR7 no consumidor até que boa parte do teto de 48 Gbps seja aproveitada. Já o DDR6 em 2029–2031 implica que desktops e notebooks continuarão no DDR5 por alguns anos. Isso frustra quem sonhava com DDR6 em 2027, mas a estabilidade de soquetes e padrões é moeda valiosa para OEMs e usuários.

Há também a pauta de capacidade versus velocidade bruta. Com jogos modernos facilmente acima de 150 GB, SSDs de 2–4 TB começam a parecer apertados. A rota da SK hynix enfatiza capacidades monstruosas no enterprise – o famoso patamar de 245 TB por unidade – , mas avanços em controladores e em NAND costumam descer de camada. O ganho que deve chamar mais atenção no cliente, se o QoS se mantiver ao subir camadas, é simples: SSDs de 8–16 TB com preços palatáveis, mais do que recordes de leitura sequencial.

Corrida de camadas e um banho de realidade

Surge a provocação: se um concorrente chegar a 1000 camadas em 2027, uma peça de 400+ camadas em 2029–2031 estaria condenada? Nem sempre. Contagem de camadas é só um eixo. Rendimento, defeitos, confiabilidade do string stacking, escalabilidade de periféricos e arquitetura de I/O definem se um produto realmente chega ao mercado com custo aceitável. Um 4D NAND de 400+ camadas equilibrado, com boa resistência e retenção, pode vencer um rival mais alto porém frágil, com RBER pior e envelhecimento precoce.

Sobre a ideia de um DDR “quadruple data rate”

Volta e meia aparece o desejo de um salto para algo como QDR. Na prática, memórias modernas já pegam emprestados truques de modulação multinível – e disciplinas de empacotamento e equalização – para subir taxa de dados. Dobrar pulsos por ciclo não é grátis: aumenta sensibilidade a jitter e complica o PHY. O caminho pragmático que se vê no roteiro combina HBM para largura de banda crua, topologias de DRAM repensadas e um patamar de flash que se comporta mais como memória. É assim que se aumenta vazão efetiva sem detonar potência e custo.

Conclusão

O plano da SK hynix é ambicioso e, ao mesmo tempo, pé no chão. Entre 2026 e 2028 virão melhorias palpáveis para manter aceleradores ocupados e plataformas eficientes. No período 2029–2031 entram os pesos-pesados: HBM5/HBM5E, passos de DRAM 3D, um GDDR7-next maduro, DDR6 no grande público e 4D NAND com 400+ camadas, apoiado por HBF. Cronogramas podem escorregar e a concorrência muda o jogo, mas a direção está dada: memória deixa de ser acessório do compute e vira parte central da arquitetura. Se a execução acontecer, a próxima leva de PCs e servidores com IA parecerá mais veloz não só por clock, e sim porque o cano de dados finalmente acompanha a fome de processamento.